Vivadoでプロジェクト作成からFPGA書き込みまでやってみた

ソースファイルの編集

PROJECT MANAGER (真ん中) の

Sources の Design Sources(1)

に作ったソースファイルが入っています。

ダブルクリックで右側に開きます。見づらいときは□で最大化します。

Define Moduleでポートの指定をしたのでポートの設定がすでに記述されています。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity source20211024 is
    Port ( btn_0 : in STD_LOGIC;
           btn_1 : in STD_LOGIC;
           led_0 : out STD_LOGIC);
end source20211024;

architecture Behavioral of source20211024 is

begin


end Behavioral;

begin ～ end Behavioral; の間に以下のようにとりあえずAND回路を作りました。

led_0 <= btn_0 and btn_1 ;

AND回路は、以下のようになる回路です。

• 入力信号すべてが「１」になったとき「１」を出力
• 他の入力パターンでは出力が「０」

今回はSimurationは飛ばしました。